英特尔欲借堆叠叉片式晶体管技术 实现亚3nm芯片制造

环栅（Gate-All-Around）晶体管或是英特尔延续摩尔定律的一个关键

为了应对AMD锐龙 CPU 竞品在台式机市场的大翻盘，英特尔正借 12 代 Alder Lake 处理器终结这一局面。炒作之余，英特尔仍需一些时日来重新摘取芯片制造的王冠。

过去几月，该公司陆续公布了多项新工艺和封装技术。其中包括新型 3D 晶体管、Foveros 封装 / 逻辑集成、以及 EMIB 嵌入式多芯片互联桥接等。

最新曝光的专利文档表明，英特尔正在酝酿所谓的“堆叠叉片式晶体管”新技术，且有望成为在 3nm 以下工艺节点有效延续“摩尔定律”的一个关键。

专利本身为提及任何有关“功率性能面积”（PPA）改进的声明，但确实揭示了英特尔如何设想一种垂直堆叠的 CMOS 架构。

简而言之，该机构可在未来设计中实现更高的晶体管密度。然而在制造复杂性上，它也将付出巨大的代价。

英特尔指出，想要进一步缩小晶体管的话，需在半导体堆叠时将特征尺寸最小化、以及相关特征间距上予以权衡。

据悉，英特尔正在探索所谓“纳米带”（Nanoribbon）晶体管的概念，特点是能够作为介电分离层的锗薄膜的相互堆叠。

如此一来，该公司便能够将 PMOS 和 NMOS 晶体管更紧密地封装到一起，而不会影响它们的运行。

如若一切顺利，此举有望让基础 CMOS 器件的占地面积至少减半，从而让未来集成电路的密度轻松翻倍。

正如 Tom's Hardware 指出的那样，比利时一支名叫 Imec 的研究团队，也探索了一个类似的“互补场效应晶体管”（简称 CFET）的概念，并在 2nm 工艺节点上开展了模拟。

结果显示，与传统纳米片设计相比，其速度提升了 10% / 能效提升了 24%，同时单元面积减少了 20%、可将 CPU 缓存的占用空间大减 30% 。

Imec 的这项研究，可追溯到 2019 年。且其制造的组件，并非完全由纳米片 / 纳米带晶体管制成。

相反，它们是由底部的 FinFET 层 + 顶部的单层纳米片制成，因而英特尔的新版本完全有可能取得更好的成绩。

作为参考，台积电声称其即将推出的 3nm 工艺节点可较 5nm 带来 10~15% 的性能提升 / 高达 30% 的能效改进，CPU 内核逻辑 / SRAM 密度也可提升 70% / 20% 。

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